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Embedded World 2011: Das Leistungspotenzial von Multicore-Prozessoren nutzbar machen

10.02.201111:16 UhrIT, New Media & Software

(openPR) Das Fraunhofer-Institut für Experimentelles Software Engineering IESE präsentiert auf der embedded world in Nürnberg ein Werkzeug zur optimalen Ausnutzung des Potenzials von Mehrkernprozessoren.

In der Vergangenheit wurden Prozessoren durch höhere Taktfrequenzen leistungsfähiger – Software wurde so automatisch schneller ausgeführt. Inzwischen wurden physikalische Grenzen erreicht. Eine weitere Erhöhung der Taktfrequenzen ist kaum mehr möglich. Heute steigert man die Leistung von Prozessoren deshalb durch parallele Recheneinheiten, so genannte Multicore-Prozessoren. Diese erfordern allerdings neue Programmiermodelle, um effizient arbeiten zu können. Vorhandene Software manuell anzupassen ist häufig aus Zeitgründen und aufgrund fehlenden Know-hows nicht möglich. Ohne Anpassung kann die Software moderne Mehrkernplattformen aber nicht optimal nutzen. Die Programme können nicht schneller ausgeführt werden als auf Einzelprozessorsystemen.

Traditionelle Programmiersprachen bieten außerdem keine Möglichkeiten zur Beschreibung paralleler Prozesse und Datenflüsse, sodass ihre Compiler Codes nicht ausreichend parallelisieren können. Datenflussorientierte, modellbasierte Programmiersprachen können diese Informationen jedoch abbilden. Die logische Lösung für das Parallelisierungsproblem ist die automatische oder zumindest unterstützte Parallelisierung von Modellen. Weiterführende Informationen unter http://www.mware.fraunhofer.de/.

Auf dem Fraunhofer-Gemeinschaftsstand der embedded world präsentiert das Fraunhofer IESE sein Optimierungswerkzeug „FESPA“ vom 1.-3. März in Halle 11 (Stand 203). Es partitioniert und verteilt mit Simulink™ erstellte Funktionen und Softwaremodelle für Mehrkernprozessoren oder Steuergerätenetzwerke. Das System berücksichtigt hierbei die Rechenleistung, die Kommunikationseigenschaften der Plattform und weitere kundenspezifische Anforderungen. FESPA unterstützt ebenfalls FPGA-Bausteine. Außerdem stellen die Forscher Messergebnisse über den erreichbaren Beschleunigungsgrad vor.

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