CEO von OneSpin Solutions spricht auf dem edaForum 2019 sowie auf der SEMICON Europa

(openPR) Dr. Raik Brinkmann, CEO, gibt in einem visionären Vortrag Einblicke in die Herausforderungen, mit denen sich die Design- und Verifikationsbranche infolge des beginnenden Zeitalters von künstlicher Intelligenz und RISC-V konfrontiert sieht

München –– 4. November 2019 –– Dr. Raik Brinkmann, President und CEO von OneSpin® Solutions, dem Anbieter zertifizierter IC-Integritäts-Verifikationslösungen zur Herstellung integrierter Schaltungen, die funktional korrekt, safe, secure und vertrauenswürdig sind, wird an zwei europäischen Fachveranstaltungen teilnehmen, um dort über die neuen Herausforderungen zu sprechen, denen sich der Design- und Verifikationssektor wegen des beginnenden Zeitalters von künstlicher Intelligenz und RISC-V gegenübersieht.

Auf dem edaForum 2019 in Berlin wird Dr. Brinkmann am Mittwoch, den 6. November einen Vortrag mit dem Titel „Artificial Intelligence in Hardware Design - Opportunities and Challenges for Designs and Tools“ (Künstliche Intelligenz im Hardwaredesign – Chancen und Herausforderungen für Design und Tools) halten. Anhand von Beispielen aus der Industrie wird Dr. Brinkmann dabei auf die neuen Herausforderungen eingehen, die sich durch das Aufkommen der KI- und Machine-Learning-Anwendungen für das Design sowie die Verifikation der funktionalen Korrektheit, der Sicherheit und der Vertrauenswürdigkeit der Systeme ergeben.

Am Donnerstag, den 14. November wird Dr. Brinkmann auf der SEMICON Europa in München an einem von James Hogan (Vista Ventures, LLC) moderierten Executive Panel teilnehmen. Die Teilnehmer werden dabei über das Thema „The Risk of Obsolete Design and Verification Environments in the RISC-V Era” (Das Risiko obsoleter Design- und Verifikationsumgebungen im Zeitalter von RISC-V) sprechen. Weitere Informationen darüber, wie OneSpin bei der RISC-V-Verifikation helfen kann, finden Sie in dem zum Download verfügbaren Whitepaper „Assuring the Integrity of RISC-V Cores and SoCs” (Sicherstellung der Integrität von RISC-V-Cores und -SoCs).