CISC präsentiert System Design und Verifikation mit FPGA- basierendem Hardware Simulator

(openPR) CISC Semiconductor gewährt erste Einblicke in die Neuerungen von SyAD® (System Architect Designer) 2008. Eine grundlegende Erweiterung besteht darin, dass man einzelne Komponenten auf FPGA-Ebene nun direkt in die System-Ebene mit einbeziehen und sie dort simulieren kann.

Klagenfurt, AUSTRIA, 3. Dezember, 2007 - SyAD® System Architect Designer, ein Werkzeug zum System Design, Partitionierung, Simulation und Verifikation von heterogenen mikroelektronischen Systemen gibt es ab Jänner 2008 in einer neuen Version. SyAD® bindet nicht nur verschiedenste Software-basierte Simulationswerkzeuge in die Entwicklungsumgebung ein, sondern ermöglicht nun erstmalig digitale Modelle, z.B. in der Gatter-Ebene, mittels einer Hardware in the Loop Simulation in die Systemebene einzubeziehen.

Der Vorteil liegt darin, dass Module der Gatter-Ebene, welche in Hardware durch Field Programmable Gate Arrays (FPGAs) abgebildet sind, nun nicht mehr abstrahiert werden müssen sondern mit Hilfe von SyAD® direkt in die Systemebene eingebunden werden können. Somit wird Hardware beinahe so einfach wie Software auf Systemebene simuliert und verifiziert.

„Wir haben die Systemsimulation verfeinert und das gesamte Framework an die Bedürfnisse der Entwickler angepasst. SyAD® ist dadurch schneller, genauer und bietet eine modulare, Plattform unabhängige Entwicklungsmöglichkeit. Damit decken wir nun vom Systementwurf bis zur Hardware Realisierung alle Entwicklungsschritte in einem Framework ab“, erklärt Dr. Markus Pistauer, CEO bei CISC Semiconductor.

CISC stellt zu diesem Thema auch ein White Paper zur Verfügung: Design and Verification of HDL Models by Using the FPGA-based HW Simulator with SyAD®. Jeder Interessierte kann sich dieses Paper über die Web-Site www.cisc.at/SyAD gratis downloaden. Das Anwendungsbeispiel geht darauf ein, wie mittels SyAD® nicht nur Modelle, basierend auf Hardwarebeschreibungssprachen wie z.B. VHDL bzw. VHDL-AMS, Verilog, oder SystemC designt und implementiert, sondern wie diese auch verifiziert werden können. Als Erstes wird die Funktionalität eines gesamten UHF RFID Systems auf System- und Algorithmus-Ebene verifiziert. Anschließend müssen einzelne Komponenten verfeinert und in Gatter-Ebene auf ihre Richtigkeit hin überprüft werden und dies auf einem verifizierten Simulationsprüfstand. Letztendlich wird die Hardware Realisierung des Modells anhand des FPGA- basierenden Hardware Simulators verifiziert.