(openPR) Topographical-Technology eliminiert Iterationen zwischen STMicroelectronics und ASIC-Kunden zwecks Verringerung der Turnaround-Time
München, 13. Februar 2007 – Synopsys, Inc. (Nasdaq: SNPS), ein weltweit führender Anbieter von Software zum Entwurf integrierter Schaltungen, hat bekannt gegeben, dass STMicroelectronics (NYSE: STM), ein führender Anbieter von Halbleiterprodukten, die Topographical-Technology von Synopsys-Design-Compiler® in seinem 90-Nanometer-(nm)- und 65-nm-Application-Specific-Integrated-Circuit-(ASIC)-Designflow eingesetzt hat. So möchte STMicroelectronics die Entwurfszeit zu verkürzen. Das Unternehmen übernimmt die Design-Compiler-Topographical-Technology in seine ASIC-Methodik, um Entwurfsiterationen zu eliminieren und den gesamten Entwurfszyklus für seine internen Entwicklergruppen und für externe Kunden zu rationalisieren.
Bei der Entwicklung von ASICs ist es entscheidend, die Anzahl notwendiger Netzlisten-Iterationen zwischen dem Kunden und dem ASIC-Hersteller zu verringern, um ein Entwurfsprojekt pünktlich abschließen zu können. Design-Compiler-Topographical-Technology schätzt die endgültigen Ergebnisse bezüglich Zeitverhalten, Leistungsaufnahme, Testbarkeit und Chipfläche bereits vor der tatsächlichen physikalischen Implementierung genau ab. Dadurch erhalten Front-End-Designer frühzeitig Einblick in die Layout-Ergebnisse. Auf diese Weise können sowohl der Kunde als auch der ASIC-Hersteller sicher sein, dass die durch die Synthese generierte Netzliste die gewünschte Performance erzielt.
„Topographical-Technology bietet die dringend benötigte Vorhersagbarkeit für einen konvergenten RTL-To-GDSII-Pfad. Front-End-Designer müssen nicht länger auf Layout-Ergebnisse warten, um kritische Entwurfsfehler aufzudecken. Sie können sie gleich zu Beginn identifizieren und beheben. Back-End-Teams wiederum erhalten eine bessere Netzliste zur physikalischen Implementierung, so dass die geforderte Performance eher erreichbar ist,” bemerkt Philippe Magarshack, Group Vice President für Central CAD und Design Solutions, Front-End-Technology-Manufacturing bei STMicroelectronics. „Wir sind von den Ergebnissen, die wir mit der Topographical-Technology bei anspruchsvollen ASIC-Entwürfen erzielt haben, sehr angetan und haben diese Technologie in unsere 90-nm- und 65-nm-ASIC-Designflows integriert. Wir ermuntern unsere internen und externen ASIC-Kunden, die Topographical-Technology in allen Synthesevorhaben einzusetzen, um den Entwurfsprozess zu beschleunigen.”
Design-Compiler-Topographical-Technology ist eine innovative, tapeout-erprobte Synthese-Technologie, welche die Entwurfszeit signifikant reduziert. Sie nutzt die Technologien der Entwurfsplattform Galaxy™ zur physikalischen Implementierung, um präzise Interconnect-Delay-Daten abzuleiten. Diese Daten erlauben der Design-Compiler-Lösung, bereits während der Synthese Post-Layout-Ergebnisse wie Timing, Testbarkeit und Chipfläche vorherzusagen. Darüber hinaus verwendet Topographical-Technology Clock-Tree-Synthesetechniken zur Abschätzung von Post-Layout-Power-Ergebnissen des Designs, was letztlich einen höchst zuverlässigen RTL-To-GDSII-Pfad ergibt.
„Mehr und mehr Marktführer wie STMicroelectronics erkennen den Wert von Synopsys-Topographical-Technology, um ihre Designflows zu rationalisieren und die Entwurfszyklen zu verkürzen,” kommentiert Antun Domic, Senior Vice President und General Manager der Synopsys Implementation Group. „Wir freuen uns auf die Erweiterung unserer Zusammenarbeit mit STMicroelectronics, um ihre ASIC-Kunden durch die breite Anwendung der Topographical-Technology zu unterstützen.”
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